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CPU后起之秀挑战英特尔和AMD

发布时间:2021-02-20 16:02:23 所属栏目:动态 来源:互联网
导读:缓存同步 L1 L2 多核 总线嗅探机制和 MESI 协议 M:代表已修改(Modified)E:代表独占(Exclusive)S:代表共享(Shared)I:代表已失效(Invalidated) 这个策略,本质上就是把所有的读写请求都通过总线(Bus)广播给所有的 CPU 核心 总线本身就是一个特别适合广播进

缓存同步 L1 L2 多核

总线嗅探机制和 MESI 协议

M:代表已修改(Modified)E:代表独占(Exclusive)S:代表共享(Shared)I:代表已失效(Invalidated)

这个策略,本质上就是把所有的读写请求都通过总线(Bus)广播给所有的 CPU 核心

总线本身就是一个特别适合广播进行数据传输的机制,所以总线嗅探这个办法也是我们日常使用的 Intel CPU 进行缓存一致性处理的解决方案

映射表。

我们的内存需要被分成固定大小的页(Page),然后再通过虚拟内存地址(Virtual Address)到物理内存地址(Physical Address)的地址转换(Address Translation),才能到达实际存放数据的物理内存位置。而我们的程序看到的内存地址,都是虚拟内存地址。

TLB,全称是地址变换高速缓冲

我们通过页表这个数据结构来处理。为了节约页表的内存存储空间,我们会使用多级页表数据结构

不过,多级页表虽然节约了我们的存储空间,但是却带来了时间上的开销,变成了一个“以时间换空间”的策略。原本我们进行一次地址转换,只需要访问一次内存就能找到物理页号,算出物理内存地址。但是用了 4 级页表,我们就需要访问 4 次内存,才能找到物理页号。

为了节约页表所需要的内存空间,我们采用了多级页表这样一个数据结构。但是,多级页表虽然节省空间了,却要花费更多的时间去多次访问内存。于是,我们在实际进行地址转换的 MMU 旁边放上了 TLB 这个用于地址转换的缓存。TLB 也像 CPU Cache 一样,分成指令和数据部分,也可以进行 L1、L2 这样的分层。


 

2.2.3 px 为主,vx 和 vxxx(vw/vh/vmax/vmin)为辅,搭配一些 flex(推荐)

之所以推荐使用此种方案,是由于我们要去考虑用户的需求,用户之所以去买大屏手机,不是为了看到更大的字,而是为了看到更多的内容,这样直接使用 px 是最明智的方案,使用 vw,rem 等布局手段无可厚非,但是,flex 这种弹性布局大行其道的今天,如果如果还用这种传统的思维去想问题显然是有两个原因(个人认为 px 是最好的,可能有大佬,能用 vw,或者 rem 写出精妙的布局,也说不准)。

为了偷懒,不愿意去做每个手机的适

不愿意去学习新的布局方式,让 flex 等先进的布局和你擦肩而过

2.3 移动端适配流程

1. 在 head 设置 width=device-width 的 viewport‘

2. 在 css 中使用 px

3. 在适当的场景使用 flex 布局,或者配合 vw 进行自适应

4. 在跨设备类型的时候(pc <-> 手机 <-> 平板)使用媒体查询

5. 在跨设备类型如果交互差异太大的情况,考虑分开项目开发

写在最后疫情期间有了跳槽的想法,问到移动端布局方面,虽然勉强能回答上来,但是总是支支吾吾,不是很了解,故而,发下宏愿,梳理移动端适配,帮助后来人后来者居上!



(编辑:揭阳站长网)

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